Los investigadores de Samsung han publicado un informe detallado de una arquitectura NAND experimental que tiene como objetivo reducir en un 96% uno de los mayores consumos de energía de la tecnología.
Trabajo – Transistor ferroeléctrico para memoria flash NAND de baja potencia –Fue realizado por investigadores del Instituto Avanzado de Tecnología de Samsung y aparece en la revista. naturaleza Describe un diseño de transistor de efecto de campo ferroeléctrico (FeFET) previsto para el futuro 3D NAND, que combina un ferroeléctrico basado en hafnio con un canal semiconductor de óxido e introduce una operación de voltaje directo cercano a cero subyacente a la cifra de reducción de potencia del 96 %.
En la NAND moderna, una pila de líneas de palabras que atraviesan cada cadena vertical debe polarizarse con un voltaje de paso cada vez que se lee o programa una celda. A medida que aumenta el número de capas, también aumenta esta sobrecarga, y ahora es una parte importante de la potencia total de la matriz debido al mayor número de capas. El equipo de Samsung dice que un transistor ferroeléctrico con una amplia ventana de memoria y un voltaje de umbral máximo por debajo de cero admite la operación multinivel sin el alto Vpass en el que se basa la trampa de carga NAND para evitar la codificación.
Lo demuestran primero en matrices planas que operan a cinco bits por celda y luego en una cadena vertical corta de cuatro capas diseñada para imitar la geometría 3D NAND. Las puertas centrales de esta estructura miden 25 nanómetros, similar a los dispositivos comerciales actuales. El equipo define una métrica de potencia específica de NAND que combina los principales contribuyentes a la capacitancia de la línea de palabras y las bombas de carga internas que generan los altos voltajes necesarios para la lectura y la escritura.
Al modelar estos costos para una pila completa, los investigadores estiman que un dispositivo de 286 capas basado en un diseño ferroeléctrico puede reducir el programa combinado y la potencia de lectura en aproximadamente un 94% en comparación con una pila de trampa de carga convencional de la misma altura. En 1.024 capas, se supera el 96% de la reducción, ya que el voltaje más bajo reduce significativamente el trabajo realizado por las bombas de carga.
Los experimentos también cubren los límites de retención y ciclismo. En forma plana, las celdas ferroeléctricas admiten una amplia ventana de memoria y exhiben cinco niveles de programación, aunque la resistencia es modesta a esta densidad. Una configuración de clase PLC dura unos cientos de ciclos, mientras que el uso equivalente de QLC se acerca a miles, tanto a temperatura ambiente como a 85 °C. Los autores señalan que serán necesarios esquemas de inhibición del programa y generación de voltaje negativo para calificar toda la matriz 3D para la producción. También señalan que el comportamiento del canal de óxido bajo tensión a alta temperatura sigue siendo un área clave para futuros trabajos.
Hasta ahora, no hay nada que sugiera que Samsung esté planeando anuncios de productos basados en este trabajo. En cambio, la investigación se presenta como un estudio fundamental, que a su vez requiere un mayor desarrollo más allá de la actual hoja de ruta de trampa de carga para generaciones NAND de bajo consumo.
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